2018, Vol. 39
2. 沈阳工业大学 电气工程学院, 辽宁 沈阳 110870
2. School of Electrical Engineering, Shenyang University of Technology, Shenyang 110870, China
在理想电网条件下的三相并网应用中, 同步参考坐标系锁相环(SRF-PLL)由于其结构简单和高性能成为最普遍的同步技术, 广泛用于电力转换器与电网的同步[1-3].但由于电网故障、数字信号处理器中的A/D转换、地磁现象、半波整流、电流互感器饱和以及分布式发电系统的直流注入等原因, PLL输入电压中产生直流偏移[4-8], 这将导致由PLL估计的相位、频率和振幅中产生基波频率振荡误差以及单位矢量偏移误差.
为了解决PLL中直流偏移问题, 文献[5-6]在PLL输入之前使用带通滤波器(BPF)的方法, BPF能有效地阻止直流偏移, 但是它会降低PLL动态响应, 并在频率漂移的情况下导致PLL输入的相移.文献[7]在PLL输入端使用了高通滤波器, 在这种方法中电网电压首先采用低通滤波器(LPF)来估算直流偏移量, 然后用电网电压减去LPF的输出信号用以消除直流偏移.由于受到LPF阶次和截止频率的影响, 该方法会降低PLL的谐波滤波能力并在其输出端引起相位误差.文献[8]介绍了5种直流偏移抑制方法的详细研究, 包括使用dq坐标系延时信号消除(dqDSC)算子和陷波滤波器(NF)消除PLL控制内环的直流偏移, 以及使用αβ坐标系延时信号消除(αβDSC)算子, 复系数滤波器(CCF)和交叉反馈网络(CFN)消除PLL输入之前的直流偏移.
综上所述, 为了实现良好的动态性能且不降低直流偏移抑制能力, 本文提出了一种基于改进的DSC运算器(MDSC)方法, 并将其应用于SRF-PLL中.在50 Hz电力系统中, MDSC具有更短的时间延迟, 另外基于MDSC的PLL在相位跳变和频率阶跃变化所需的调整时间也很小.最后通过仿真和实验验证了方法的有效性.
1 混入直流偏移时SRF-PLL的性能分析假设锁相环的三相输入电压为
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(1) |
式中:V为基波电压幅值; ω0为电网基波角频率; φ为a相电压相角; va, dc, vb, dc, vc, dc分别表示输入电压在a, b, c三相中的直流偏移分量.利用Clark变换式(1), 可以得到αβ轴电压分量:
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(2) |
对式(2)利用Park变换可以得到dq轴电压分量:
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(3) |
假定θ为a相电压实际相位角, 
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(4) |
分析式(4), 当输入电压直流偏移分量满足va, dc=vb, dc=vc, dc时, 直流偏移对同步信号提取的影响可忽略不计[9].而当该条件不满足时, 由于输入电压直流偏移在dq坐标系下表现为-50 Hz对应的电压成分, 因此, SRF-PLL内环路的直流偏移抑制方法主要就是消除-50 Hz的电压分量.
2 基于MDSC直流偏移消除方法的并网锁相环 2.1 基于DSC的滤波方法基于DSC的滤波方法是一种被广泛研究的方法.传统的DSC滤波器通常被设置在αβ坐标系下, 也可以在dq坐标系下使用.
在dqDSC的应用中, dq坐标系下的电压信号可被定义为
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(5) |
其中:(t)是dqDSC算子的输出信号; T是电网电压额定周期; n是延迟系数.
dqDSC的传递函数为
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(6) |
将s=jω代入到dqDSCn(s)中, 可以得到
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(7) |
显然, dqDSCn算子的幅值和时间延迟取决于延迟系数n.由于ω=hωf和ωfT=2π, 式(7)可以用谐波阶次h来表达:
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(8) |
由式(8)可以看出, 通过设置不同n值的dqDSCn可以消除dq坐标下不同阶次的谐波组并保持直流分量不变.例如, 当|dqDSC2(h)|=0时说明dq坐标下h=±1, ±3, ±5, …(即abc坐标系下h = 0, ±2, ±4, ±6, …)次谐波被消除, 这意味着dqDSC2可以消除电网电压中的所有偶次谐波.
通过串联多个不同n值的dqDSC算子可以消除任何指定次谐波.为了在dq坐标系下滤除全部谐波干扰, 可分别选择dqDSC2, dqDSC4, dqDSC8, dqDSC16, dqDSC32来进行串联组成dqDSC2, 4, 8, 16, 32.dqDSC2, 4, 8, 16, 32在abc坐标下的幅频特性如图 1所示.
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图 1 dqDSC2, 4, 8, 16, 32(s)的幅频特性 Fig.1 Magnitude frequency response of the dqDSC2, 4, 8, 16, 32(s) |
然而dqDSC2, 4, 8, 16, 32消除所有次谐波是以增加系统延迟时间和计算量为代价的.由dqDSC2, 4, 8, 16, 32算子引入的系统延迟时间Td=T/2+T/4+…+T/32≈0.97T.这0.97个电网周期的延迟会降低PLL的动态性能[10].
2.2 基于MDSC直流偏移消除方法的并网锁相环传统的DSC在s域的传递函数为
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(9) |
其中，n是传统DSC中唯一的可调参数.
由文献[8]可知, dqDSC2可以消除dq坐标系下-50 Hz的电压分量, 因此采用dqDSC2滤波单元进行直流偏移消除是一种有效消除PLL直流偏移的方法.但由于dqDSC2引入的系统延迟时间为T/2, 使得系统的响应速度明显降低.如果可以减小dqDSC的延迟时间, 则可以有效降低直流偏移消除过程给系统引入的延迟.
通过对传统DSC进行一些修改, 可以得到改进型DSC(MDSC):
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(10) |
与传统的DSC不同, MDSC有n, ns两个可以调整的参数, 用以设计达到需求的频率特性.其中, ns的作用相当于把传统的DSC的频率特性在频谱上进行平移.
这里设置参数ns=-16/9, n =16, 则对应的MDSC所引入的延迟时间为T/16(0.001 25 s).因此MDSC的幅频特性可以表示为
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(11) |
MDSC的相频特性可以表示为
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(12) |
根据式(11)，式(12)画出MDSC的波特图, 如图 2所示.
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图 2 用于滤除直流分量的MDSC和dqDSC2波特图 Fig.2 Bode diagram of MDSC and dqDSC2 for removing DC-offset (a)—幅值；(b)—相位. |
从图中可以看出, 当ns=-16/9, n=16时, MDSC能够完全消除PLL输入端直流分量在dq坐标系下的-50 Hz成分.通过图 2也可以看出, 经过MDSC后的基波正序分量(0 Hz成分)的幅值有所衰减, 相位超前了78.8°.这些基波正序分量幅值和相位上发生的变化会在SRF-PLL的输出侧得到补偿.将MDSC结合到传统的SRF-PLL的内环, 其结构图如图 3所示.
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图 3 基于MDSC的PLL结构图 Fig.3 Block diagram of proposed MDSC-based PLL |
由于所提出的基于MDSC的PLL采用了反正切运算, MDSC对于基波正序分量的衰减作用不会对相位估计和频率估计造成影响.MDSC造成的78.8°相位超前为0 Hz成分的相位超前, 因此可以通过在输出端直接进行补偿来修正相位估计值.
对所提出的PLL进行数学建模, 其数学模型如图 4所示.
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图 4 MDSC-PLL的数学模型 Fig.4 Mathmatical model of MDSC-PLL |
其对应的开环传递函数为
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(13) |
由于式(13)中包含延迟环节, 这会造成分析和设计PLL的过程复杂化.本文采用一阶Pade近似的方法将MDSC的延迟环节进行如下等效:
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(14) |
则MDSC-PLL的开环传递函数可以表示为
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(15) |
应用文献[8]中的对称最优设计方法对式(15)所代表的系统进行PI控制器参数设计, 可以得到PI控制器的两个参数为
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(16) |
其中, b是影响系统相位裕度的参数, 通常选取
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图 5 MDSC-PLL开环波特图 Fig.5 Open-loop Bode diagram of MDSC-PLL |
可以发现, 由于MDSC-PLL采用了频率非对称的MDSC作为直流偏移消除方法, 且MDSC的延迟时间相比dqDSC明显减小, 系统的带宽相比dqDSC的带宽大幅度增加, 因此其系统响应速度也会得到提升.
3 仿真与实验结果及分析为了验证本文算法在三相电压混入直流偏移分量情况下, 电压发生相位跳变、频率跳变时, 所提出的PLL的相位估计、频率估计性能, 本文对基于所提出的直流偏移消除方法的锁相环进行仿真及实验验证.
3.1 仿真及结果分析仿真实验在MATLAB/Simulink的软件环境下进行.整个仿真实验的采样频率设置为10 kHz.设定被测三相电压额定频率为50 Hz, 幅值归一化为1 p.u..在对仿真模型进行离散化的过程中, 采用Adams-Bashforth方法保证系统离散后的精度, 同时防止仿真出现代数环.所采用的连续域与离散域的积分环节对应关系:
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(17) |
为了进行对比仿真, 多种应用其他直流偏移消除方法的PLL被同时进行对比仿真.由于本文提出的PLL所采用的直流消除方法是基于MDSC的方法, dqDSC-PLL将用于对比仿真中[8].此外, 文献[8]中的NF-PLL和CFN-PLL也参与到对比仿真实验中.
3.1.1 相位跳变仿真将三相电压中混入直流偏移量, a，b, c相分别混入直流偏移量-0.1 p.u., 0.05 p.u., 0.05 p.u., 电网电压在0.1 s时发生了+40°的相位跳变.图 6为4种PLL的电网频率估计值的波形图.图 7为4种PLL的相位估计误差波形图.
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图 6 电网电压+40°相位阶跃跳变下电网频率估计 Fig.6 Estimated frequency waveform with grid voltage under +40° phase jump |
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图 7 电网电压+40°相位阶跃跳变下相位估计误差 Fig.7 Phase error waveform with grid voltage under +40° phase jump |
从图中可以发现, 本文提出的PLL的调节时间最短, 在1个电网周期左右；CFN-PLL的动态调节时间次之；dqDSC-PLL和NF-PLL的动态调节时间超过3个电网周期, 不符合电网设备并网调节时间的标准.
3.1.2 频率跳变仿真图 8为电网电压三相电压中混入直流偏移后在0.1 s发生了+5 Hz的频率跳变时4种PLL的电网频率估计值的波形图.图 9为4种PLL的相位估计误差波形图.
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图 8 电网电压+5 Hz频率跳变下电网频率估计 Fig.8 Estimated frequency waveform with grid voltage under +5 Hz frequency step change |
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图 9 电网电压+5 Hz频率跳变下相位估计误差 Fig.9 Phase error waveform with grid voltage under +5 Hz frequency step change |
从图 8中可以看出, 本文所提出的PLL在经过大约1.5个电网周期后实现了对电网频率的准确估计, 与其他3种方法相比耗时最少.从图 9中可以看出, 当电网发生频率跳变时, 所提出的PLL能够在1.5个电网周期的时间内恢复对电网基波正序分量的相位跟踪.
3.2 实验及结果分析实验基于TMS320F28335的DSP展开, 使用该型号DSP制作了任意波形发生器并产生三相电压信号, 整个实验的采样频率为10 kHz.设定被测三相电压额定频率为50 Hz, 幅值归一化为1 p.u..
图 10为电网电压发生+40°相位阶跃跳变和发生+5 Hz频率跳变时, 参与对比的4种PLL的相位估计误差曲线.
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图 10 电网电压不同跳变下相位估计误差实验波形 Fig.10 Phase error experimental results with grid voltage undergoes different step changes (a)—电网电压+40°相位阶跃跳变下相位估计误差；(b)—电网电压+5 Hz频率跳变下相位估计误差. |
实验结果与仿真实验结果基本保持一致, 进一步验证了本文所提出的PLL及其直流偏移消除方法能够具有较快的响应速度, 同时既达到了滤波的效果, 又保持了系统的带宽.
4 结论1) 提出了一种基于MDSC的直流偏移消除方法, 并将该方法结合到传统的SRF-PLL中.
2) 该方法能够有效地克服系统带宽给直流偏移消除带来的影响, 并使系统响应速度得到提升.
3) 通过三相电网混入直流偏移情况下的仿真及实验, 验证了本文方法的有效性.
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